rcar_gen3: drivers: pfc: V3M: Switch to common register header file
Drop local copy of register macros and switch to common header. Signed-off-by: Marek Vasut <marek.vasut+renesas@gmail.com> Change-Id: I9d14180a7ae63a97d4bd1c87e717db71a852525e
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Marek Vasut
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6e6845bafa
commit
5b0dccd139
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@ -1,5 +1,5 @@
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/*
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* Copyright (c) 2015-2017, Renesas Electronics Corporation
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* Copyright (c) 2015-2019, Renesas Electronics Corporation
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* All rights reserved.
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* SPDX-License-Identifier: BSD-3-Clause
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@ -10,149 +10,7 @@
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#include "pfc_init_v3m.h"
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#include "include/rcar_def.h"
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#include "rcar_private.h"
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#define RST_MODEMR 0xE6160060 // Mode Monitor Register
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/* GPIO base address */
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#define GPIO_BASE (0xE6050000U)
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/* GPIO registers */
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#define GPIO_IOINTSEL0 (GPIO_BASE + 0x0000U)
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#define GPIO_INOUTSEL0 (GPIO_BASE + 0x0004U)
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#define GPIO_OUTDT0 (GPIO_BASE + 0x0008U)
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#define GPIO_INDT0 (GPIO_BASE + 0x000CU)
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#define GPIO_INTDT0 (GPIO_BASE + 0x0010U)
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#define GPIO_INTCLR0 (GPIO_BASE + 0x0014U)
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#define GPIO_INTMSK0 (GPIO_BASE + 0x0018U)
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#define GPIO_MSKCLR0 (GPIO_BASE + 0x001CU)
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#define GPIO_POSNEG0 (GPIO_BASE + 0x0020U)
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#define GPIO_EDGLEVEL0 (GPIO_BASE + 0x0024U)
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#define GPIO_FILONOFF0 (GPIO_BASE + 0x0028U)
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#define GPIO_INTMSKS0 (GPIO_BASE + 0x0038U)
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#define GPIO_MSKCLRS0 (GPIO_BASE + 0x003CU)
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#define GPIO_OUTDTSEL0 (GPIO_BASE + 0x0040U)
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#define GPIO_OUTDTH0 (GPIO_BASE + 0x0044U)
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#define GPIO_OUTDTL0 (GPIO_BASE + 0x0048U)
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#define GPIO_BOTHEDGE0 (GPIO_BASE + 0x004CU)
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#define GPIO_IOINTSEL1 (GPIO_BASE + 0x1000U)
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#define GPIO_INOUTSEL1 (GPIO_BASE + 0x1004U)
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#define GPIO_OUTDT1 (GPIO_BASE + 0x1008U)
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#define GPIO_INDT1 (GPIO_BASE + 0x100CU)
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#define GPIO_INTDT1 (GPIO_BASE + 0x1010U)
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#define GPIO_INTCLR1 (GPIO_BASE + 0x1014U)
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#define GPIO_INTMSK1 (GPIO_BASE + 0x1018U)
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#define GPIO_MSKCLR1 (GPIO_BASE + 0x101CU)
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#define GPIO_POSNEG1 (GPIO_BASE + 0x1020U)
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||||
#define GPIO_EDGLEVEL1 (GPIO_BASE + 0x1024U)
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||||
#define GPIO_FILONOFF1 (GPIO_BASE + 0x1028U)
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||||
#define GPIO_INTMSKS1 (GPIO_BASE + 0x1038U)
|
||||
#define GPIO_MSKCLRS1 (GPIO_BASE + 0x103CU)
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||||
#define GPIO_OUTDTSEL1 (GPIO_BASE + 0x1040U)
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||||
#define GPIO_OUTDTH1 (GPIO_BASE + 0x1044U)
|
||||
#define GPIO_OUTDTL1 (GPIO_BASE + 0x1048U)
|
||||
#define GPIO_BOTHEDGE1 (GPIO_BASE + 0x104CU)
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||||
#define GPIO_IOINTSEL2 (GPIO_BASE + 0x2000U)
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||||
#define GPIO_INOUTSEL2 (GPIO_BASE + 0x2004U)
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||||
#define GPIO_OUTDT2 (GPIO_BASE + 0x2008U)
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||||
#define GPIO_INDT2 (GPIO_BASE + 0x200CU)
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||||
#define GPIO_INTDT2 (GPIO_BASE + 0x2010U)
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||||
#define GPIO_INTCLR2 (GPIO_BASE + 0x2014U)
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||||
#define GPIO_INTMSK2 (GPIO_BASE + 0x2018U)
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||||
#define GPIO_MSKCLR2 (GPIO_BASE + 0x201CU)
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||||
#define GPIO_POSNEG2 (GPIO_BASE + 0x2020U)
|
||||
#define GPIO_EDGLEVEL2 (GPIO_BASE + 0x2024U)
|
||||
#define GPIO_FILONOFF2 (GPIO_BASE + 0x2028U)
|
||||
#define GPIO_INTMSKS2 (GPIO_BASE + 0x2038U)
|
||||
#define GPIO_MSKCLRS2 (GPIO_BASE + 0x203CU)
|
||||
#define GPIO_OUTDTSEL2 (GPIO_BASE + 0x2040U)
|
||||
#define GPIO_OUTDTH2 (GPIO_BASE + 0x2044U)
|
||||
#define GPIO_OUTDTL2 (GPIO_BASE + 0x2048U)
|
||||
#define GPIO_BOTHEDGE2 (GPIO_BASE + 0x204CU)
|
||||
#define GPIO_IOINTSEL3 (GPIO_BASE + 0x3000U)
|
||||
#define GPIO_INOUTSEL3 (GPIO_BASE + 0x3004U)
|
||||
#define GPIO_OUTDT3 (GPIO_BASE + 0x3008U)
|
||||
#define GPIO_INDT3 (GPIO_BASE + 0x300CU)
|
||||
#define GPIO_INTDT3 (GPIO_BASE + 0x3010U)
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||||
#define GPIO_INTCLR3 (GPIO_BASE + 0x3014U)
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||||
#define GPIO_INTMSK3 (GPIO_BASE + 0x3018U)
|
||||
#define GPIO_MSKCLR3 (GPIO_BASE + 0x301CU)
|
||||
#define GPIO_POSNEG3 (GPIO_BASE + 0x3020U)
|
||||
#define GPIO_EDGLEVEL3 (GPIO_BASE + 0x3024U)
|
||||
#define GPIO_FILONOFF3 (GPIO_BASE + 0x3028U)
|
||||
#define GPIO_INTMSKS3 (GPIO_BASE + 0x3038U)
|
||||
#define GPIO_MSKCLRS3 (GPIO_BASE + 0x303CU)
|
||||
#define GPIO_OUTDTSEL3 (GPIO_BASE + 0x3040U)
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||||
#define GPIO_OUTDTH3 (GPIO_BASE + 0x3044U)
|
||||
#define GPIO_OUTDTL3 (GPIO_BASE + 0x3048U)
|
||||
#define GPIO_BOTHEDGE3 (GPIO_BASE + 0x304CU)
|
||||
#define GPIO_IOINTSEL4 (GPIO_BASE + 0x4000U)
|
||||
#define GPIO_INOUTSEL4 (GPIO_BASE + 0x4004U)
|
||||
#define GPIO_OUTDT4 (GPIO_BASE + 0x4008U)
|
||||
#define GPIO_INDT4 (GPIO_BASE + 0x400CU)
|
||||
#define GPIO_INTDT4 (GPIO_BASE + 0x4010U)
|
||||
#define GPIO_INTCLR4 (GPIO_BASE + 0x4014U)
|
||||
#define GPIO_INTMSK4 (GPIO_BASE + 0x4018U)
|
||||
#define GPIO_MSKCLR4 (GPIO_BASE + 0x401CU)
|
||||
#define GPIO_POSNEG4 (GPIO_BASE + 0x4020U)
|
||||
#define GPIO_EDGLEVEL4 (GPIO_BASE + 0x4024U)
|
||||
#define GPIO_FILONOFF4 (GPIO_BASE + 0x4028U)
|
||||
#define GPIO_INTMSKS4 (GPIO_BASE + 0x4038U)
|
||||
#define GPIO_MSKCLRS4 (GPIO_BASE + 0x403CU)
|
||||
#define GPIO_OUTDTSEL4 (GPIO_BASE + 0x4040U)
|
||||
#define GPIO_OUTDTH4 (GPIO_BASE + 0x4044U)
|
||||
#define GPIO_OUTDTL4 (GPIO_BASE + 0x4048U)
|
||||
#define GPIO_BOTHEDGE4 (GPIO_BASE + 0x404CU)
|
||||
#define GPIO_IOINTSEL5 (GPIO_BASE + 0x5000U)
|
||||
#define GPIO_INOUTSEL5 (GPIO_BASE + 0x5004U)
|
||||
#define GPIO_OUTDT5 (GPIO_BASE + 0x5008U)
|
||||
#define GPIO_INDT5 (GPIO_BASE + 0x500CU)
|
||||
#define GPIO_INTDT5 (GPIO_BASE + 0x5010U)
|
||||
#define GPIO_INTCLR5 (GPIO_BASE + 0x5014U)
|
||||
#define GPIO_INTMSK5 (GPIO_BASE + 0x5018U)
|
||||
#define GPIO_MSKCLR5 (GPIO_BASE + 0x501CU)
|
||||
#define GPIO_POSNEG5 (GPIO_BASE + 0x5020U)
|
||||
#define GPIO_EDGLEVEL5 (GPIO_BASE + 0x5024U)
|
||||
#define GPIO_FILONOFF5 (GPIO_BASE + 0x5028U)
|
||||
#define GPIO_INTMSKS5 (GPIO_BASE + 0x5038U)
|
||||
#define GPIO_MSKCLRS5 (GPIO_BASE + 0x503CU)
|
||||
#define GPIO_OUTDTSEL5 (GPIO_BASE + 0x5040U)
|
||||
#define GPIO_OUTDTH5 (GPIO_BASE + 0x5044U)
|
||||
#define GPIO_OUTDTL5 (GPIO_BASE + 0x5048U)
|
||||
#define GPIO_BOTHEDGE5 (GPIO_BASE + 0x504CU)
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/* Pin functon base address */
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#define PFC_BASE (0xE6060000U)
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/* Pin functon registers */
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#define PFC_PMMR (PFC_BASE + 0x0000U)
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#define PFC_GPSR0 (PFC_BASE + 0x0100U)
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||||
#define PFC_GPSR1 (PFC_BASE + 0x0104U)
|
||||
#define PFC_GPSR2 (PFC_BASE + 0x0108U)
|
||||
#define PFC_GPSR3 (PFC_BASE + 0x010CU)
|
||||
#define PFC_GPSR4 (PFC_BASE + 0x0110U)
|
||||
#define PFC_GPSR5 (PFC_BASE + 0x0114U)
|
||||
#define PFC_IPSR0 (PFC_BASE + 0x0200U)
|
||||
#define PFC_IPSR1 (PFC_BASE + 0x0204U)
|
||||
#define PFC_IPSR2 (PFC_BASE + 0x0208U)
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||||
#define PFC_IPSR3 (PFC_BASE + 0x020CU)
|
||||
#define PFC_IPSR4 (PFC_BASE + 0x0210U)
|
||||
#define PFC_IPSR5 (PFC_BASE + 0x0214U)
|
||||
#define PFC_IPSR6 (PFC_BASE + 0x0218U)
|
||||
#define PFC_IPSR7 (PFC_BASE + 0x021CU)
|
||||
#define PFC_IPSR8 (PFC_BASE + 0x0220U)
|
||||
#define PFC_IOCTRL30 (PFC_BASE + 0x0380U)
|
||||
#define PFC_IOCTRL31 (PFC_BASE + 0x0384U)
|
||||
#define PFC_IOCTRL32 (PFC_BASE + 0x0388U)
|
||||
#define PFC_IOCTRL40 (PFC_BASE + 0x03C0U)
|
||||
#define PFC_PUEN0 (PFC_BASE + 0x0400U)
|
||||
#define PFC_PUEN1 (PFC_BASE + 0x0404U)
|
||||
#define PFC_PUEN2 (PFC_BASE + 0x0408U)
|
||||
#define PFC_PUEN3 (PFC_BASE + 0x040CU)
|
||||
#define PFC_PUD0 (PFC_BASE + 0x0440U)
|
||||
#define PFC_PUD1 (PFC_BASE + 0x0444U)
|
||||
#define PFC_PUD2 (PFC_BASE + 0x0448U)
|
||||
#define PFC_PUD3 (PFC_BASE + 0x044CU)
|
||||
#define PFC_MOD_SEL0 (PFC_BASE + 0x0500U)
|
||||
#include "../pfc_regs.h"
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/* Pin functon bit */
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#define GPSR0_DU_EXODDF_DU_ODDF_DISP_CDE ((uint32_t)1U << 21U)
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@ -789,7 +647,7 @@ void pfc_init_v3m(void)
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/* initialize POC Control */
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||||
pfc_reg_write(PFC_IOCTRL30, IOCTRL30_POC_VI0_DATA5
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pfc_reg_write(PFC_POCCTRL0, IOCTRL30_POC_VI0_DATA5
|
||||
| IOCTRL30_POC_VI0_DATA4
|
||||
| IOCTRL30_POC_VI0_DATA3
|
||||
| IOCTRL30_POC_VI0_DATA2
|
||||
|
|
@ -855,9 +713,9 @@ void pfc_init_v3m(void)
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| IOCTRL31_POC_VI0_DATA7
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| IOCTRL31_POC_VI0_DATA6);
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pfc_reg_write(PFC_IOCTRL32,0x00000000);
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pfc_reg_write(PFC_POCCTRL1, 0x00000000);
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||||
pfc_reg_write(PFC_IOCTRL40,0x00000000);
|
||||
pfc_reg_write(PFC_TDSELCTRL0, 0x00000000);
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||||
/* initialize Pull enable */
|
||||
pfc_reg_write(PFC_PUEN0,PUEN0_PUEN_VI0_CLK
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