Support for NXP's imx SoC common function
This patch adds support for NXP's imx SoC common function support like topology, gic implementation. Signed-off-by: Anson Huang <Anson.Huang@nxp.com>
This commit is contained in:
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27b9d5ead8
commit
bd08def3c9
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@ -0,0 +1,118 @@
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/*
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* Copyright (c) 2015-2018, ARM Limited and Contributors. All rights reserved.
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*
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* SPDX-License-Identifier: BSD-3-Clause
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*/
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#include <asm_macros.S>
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#include <platform_def.h>
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#include <cortex_a35.h>
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.globl plat_is_my_cpu_primary
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.globl plat_my_core_pos
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.globl plat_calc_core_pos
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.globl plat_reset_handler
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.globl plat_get_my_entrypoint
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.globl plat_secondary_cold_boot_setup
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.globl plat_crash_console_init
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.globl plat_crash_console_putc
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.globl platform_mem_init
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.globl imx_mailbox_init
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/* --------------------------------------------------------------------
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* Helper macro that reads the part number of the current CPU and jumps
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* to the given label if it matches the CPU MIDR provided.
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*
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* Clobbers x0.
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* --------------------------------------------------------------------
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*/
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.macro jump_if_cpu_midr _cpu_midr, _label
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mrs x0, midr_el1
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ubfx x0, x0, MIDR_PN_SHIFT, #12
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cmp w0, #((\_cpu_midr >> MIDR_PN_SHIFT) & MIDR_PN_MASK)
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b.eq \_label
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.endm
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/* ----------------------------------------------
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* The mailbox_base is used to distinguish warm/cold
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* reset. The mailbox_base is in the data section, not
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* in .bss, this allows function to start using this
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* variable before the runtime memory is initialized.
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* ----------------------------------------------
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*/
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.section .data.mailbox_base
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.align 3
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mailbox_base: .quad 0x0
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/* ----------------------------------------------
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* unsigned int plat_is_my_cpu_primary(void);
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|
* This function checks if this is the primary CPU
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* ----------------------------------------------
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*/
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func plat_is_my_cpu_primary
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mrs x0, mpidr_el1
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and x0, x0, #(MPIDR_CPU_MASK)
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cmp x0, #PLAT_PRIMARY_CPU
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cset x0, eq
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ret
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endfunc plat_is_my_cpu_primary
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/* ----------------------------------------------
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|
* unsigned int plat_my_core_pos(void)
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* This Function uses the plat_calc_core_pos()
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|
* to get the index of the calling CPU.
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* ----------------------------------------------
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*/
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func plat_my_core_pos
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||||||
|
mrs x0, mpidr_el1
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||||||
|
and x1, x0, #MPIDR_CPU_MASK
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||||||
|
and x0, x0, #MPIDR_CLUSTER_MASK
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|
add x0, x1, x0, LSR #6
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|
ret
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|
endfunc plat_my_core_pos
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||||||
|
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||||||
|
/*
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||||||
|
* unsigned int plat_calc_core_pos(uint64_t mpidr)
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||||||
|
* helper function to calculate the core position.
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||||||
|
* With this function.
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*/
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||||||
|
func plat_calc_core_pos
|
||||||
|
and x1, x0, #MPIDR_CPU_MASK
|
||||||
|
and x0, x0, #MPIDR_CLUSTER_MASK
|
||||||
|
add x0, x1, x0, LSR #6
|
||||||
|
ret
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||||||
|
endfunc plat_calc_core_pos
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||||||
|
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||||||
|
/* ---------------------------------------------
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||||||
|
* function to get the entrypoint.
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|
* ---------------------------------------------
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|
*/
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func plat_get_my_entrypoint
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|
adrp x1, mailbox_base
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||||||
|
ldr x0, [x1, :lo12:mailbox_base]
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|
ret
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||||||
|
endfunc plat_get_my_entrypoint
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||||||
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||||||
|
func imx_mailbox_init
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||||||
|
adrp x1, mailbox_base
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||||||
|
str x0, [x1, :lo12:mailbox_base]
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||||||
|
ret
|
||||||
|
endfunc imx_mailbox_init
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||||||
|
|
||||||
|
func plat_secondary_cold_boot_setup
|
||||||
|
b .
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||||||
|
endfunc plat_secondary_cold_boot_setup
|
||||||
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|
func plat_crash_console_init
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||||||
|
ret
|
||||||
|
endfunc plat_crash_console_init
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||||||
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||||||
|
func plat_crash_console_putc
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||||||
|
ret
|
||||||
|
endfunc plat_crash_console_putc
|
||||||
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||||||
|
func platform_mem_init
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|
ret
|
||||||
|
endfunc platform_mem_init
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@ -0,0 +1,39 @@
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/*
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* Copyright (c) 2015-2018, ARM Limited and Contributors. All rights reserved.
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*
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* SPDX-License-Identifier: BSD-3-Clause
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*/
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#include <arch.h>
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||||||
|
#include <arch_helpers.h>
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|
#include <platform.h>
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const unsigned char imx_power_domain_tree_desc[] = {
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|
PWR_DOMAIN_AT_MAX_LVL,
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|
PLATFORM_CLUSTER_COUNT,
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|
PLATFORM_CORE_COUNT,
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|
};
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const unsigned char *plat_get_power_domain_tree_desc(void)
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|
{
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|
return imx_power_domain_tree_desc;
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|
}
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int plat_core_pos_by_mpidr(u_register_t mpidr)
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|
{
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|
unsigned int cluster_id, cpu_id;
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||||||
|
mpidr &= MPIDR_AFFINITY_MASK;
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|
if (mpidr & ~(MPIDR_CLUSTER_MASK | MPIDR_CPU_MASK))
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|
return -1;
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|
cluster_id = MPIDR_AFFLVL1_VAL(mpidr);
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||||||
|
cpu_id = MPIDR_AFFLVL0_VAL(mpidr);
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|
if (cluster_id > PLATFORM_CLUSTER_COUNT ||
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||||||
|
cpu_id > PLATFORM_MAX_CPU_PER_CLUSTER)
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||||||
|
return -1;
|
||||||
|
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||||||
|
return (cpu_id + (cluster_id * 4));
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||||||
|
}
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@ -0,0 +1,20 @@
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/*
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|
* Copyright (c) 2015-2018, ARM Limited and Contributors. All rights reserved.
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*
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|
* SPDX-License-Identifier: BSD-3-Clause
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|
*/
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||||||
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#ifndef __PLAT_IMX8_H__
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#define __PLAT_IMX8_H__
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#include <gicv3.h>
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unsigned int plat_calc_core_pos(uint64_t mpidr);
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void imx_mailbox_init(uintptr_t base_addr);
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|
void plat_gic_driver_init(void);
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|
void plat_gic_init(void);
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|
void plat_gic_cpuif_enable(void);
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|
void plat_gic_cpuif_disable(void);
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|
void plat_gic_pcpu_init(void);
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|
#endif /*__PLAT_IMX8_H__ */
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@ -0,0 +1,34 @@
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/*
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|
* Copyright (c) 2015-2018, ARM Limited and Contributors. All rights reserved.
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|
*
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|
* SPDX-License-Identifier: BSD-3-Clause
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|
*/
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||||||
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||||||
|
/*
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|
* the below macros print out relevant GIC
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|
* registers whenever an unhandled exception is
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||||||
|
* taken in BL3-1
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|
*/
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||||||
|
.macro plat_print_gic_regs
|
||||||
|
/* TODO */
|
||||||
|
.endm
|
||||||
|
|
||||||
|
/*
|
||||||
|
* the below macros print out relevant interconnect
|
||||||
|
* registers whenever an unhandled exception is
|
||||||
|
* taken in BL3-1
|
||||||
|
*/
|
||||||
|
.macro plat_print_interconnect_regs
|
||||||
|
/* TODO */
|
||||||
|
.endm
|
||||||
|
|
||||||
|
/* ---------------------------------------------
|
||||||
|
* The below required platform porting macro
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|
* prints out relevant platform registers
|
||||||
|
* whenever an unhandled exception is taken in
|
||||||
|
* BL31.
|
||||||
|
* ---------------------------------------------
|
||||||
|
*/
|
||||||
|
.macro plat_crash_print_regs
|
||||||
|
/* TODO */
|
||||||
|
.endm
|
|
@ -0,0 +1,73 @@
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|
/*
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||||||
|
* Copyright (c) 2015-2018, ARM Limited and Contributors. All rights reserved.
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|
*
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|
* SPDX-License-Identifier: BSD-3-Clause
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|
*/
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||||||
|
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||||||
|
#include <bl_common.h>
|
||||||
|
#include <gicv3.h>
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||||||
|
#include <plat_imx8.h>
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||||||
|
#include <platform.h>
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||||||
|
#include <platform_def.h>
|
||||||
|
#include <utils.h>
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||||||
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/* the GICv3 driver only needs to be initialized in EL3 */
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|
uintptr_t rdistif_base_addrs[PLATFORM_CORE_COUNT];
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|
/* array of Group1 secure interrupts to be configured by the gic driver */
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|
const unsigned int g1s_interrupt_array[] = { 6 };
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||||||
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||||||
|
/* array of Group0 interrupts to be configured by the gic driver */
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||||||
|
const unsigned int g0_interrupt_array[] = { 7 };
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||||||
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||||||
|
static unsigned int plat_imx_mpidr_to_core_pos(unsigned long mpidr)
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||||||
|
{
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||||||
|
return (unsigned int)plat_core_pos_by_mpidr(mpidr);
|
||||||
|
}
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|
|
||||||
|
const gicv3_driver_data_t arm_gic_data = {
|
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|
.gicd_base = PLAT_GICD_BASE,
|
||||||
|
.gicr_base = PLAT_GICR_BASE,
|
||||||
|
.g0_interrupt_num = ARRAY_SIZE(g0_interrupt_array),
|
||||||
|
.g1s_interrupt_num = ARRAY_SIZE(g1s_interrupt_array),
|
||||||
|
.g0_interrupt_array = g0_interrupt_array,
|
||||||
|
.g1s_interrupt_array = g1s_interrupt_array,
|
||||||
|
.rdistif_num = PLATFORM_CORE_COUNT,
|
||||||
|
.rdistif_base_addrs = rdistif_base_addrs,
|
||||||
|
.mpidr_to_core_pos = plat_imx_mpidr_to_core_pos,
|
||||||
|
};
|
||||||
|
|
||||||
|
void plat_gic_driver_init(void)
|
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|
{
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|
/*
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|
* the GICv3 driver is initialized in EL3 and does not need
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|
* to be initialized again in S-EL1. This is because the S-EL1
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* can use GIC system registers to manage interrupts and does
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|
* not need GIC interface base addresses to be configured.
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*/
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#if IMAGE_BL31
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|
gicv3_driver_init(&arm_gic_data);
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||||||
|
#endif
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|
}
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||||||
|
void plat_gic_init(void)
|
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|
{
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||||||
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gicv3_distif_init();
|
||||||
|
gicv3_rdistif_init(plat_my_core_pos());
|
||||||
|
gicv3_cpuif_enable(plat_my_core_pos());
|
||||||
|
}
|
||||||
|
|
||||||
|
void plat_gic_cpuif_enable(void)
|
||||||
|
{
|
||||||
|
gicv3_cpuif_enable(plat_my_core_pos());
|
||||||
|
}
|
||||||
|
|
||||||
|
void plat_gic_cpuif_disable(void)
|
||||||
|
{
|
||||||
|
gicv3_cpuif_disable(plat_my_core_pos());
|
||||||
|
}
|
||||||
|
|
||||||
|
void plat_gic_pcpu_init(void)
|
||||||
|
{
|
||||||
|
gicv3_rdistif_init(plat_my_core_pos());
|
||||||
|
}
|
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