Tegra: memctrl_v2: restore MC_TXN_OVERRIDE settings
This patch restores the MC_TXN_OVERRIDE settings when we exit from System Suspend. Signed-off-by: Varun Wadekar <vwadekar@nvidia.com>
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0c2276e35f
commit
62bfc44b3f
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@ -30,6 +30,7 @@
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#include <arch_helpers.h>
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#include <arch_helpers.h>
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#include <assert.h>
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#include <assert.h>
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#include <bl_common.h>
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#include <debug.h>
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#include <debug.h>
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#include <mce.h>
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#include <mce.h>
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#include <memctrl.h>
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#include <memctrl.h>
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@ -305,6 +306,58 @@ static void tegra_memctrl_reconfig_mss_clients(void)
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#endif
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#endif
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}
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}
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static void tegra_memctrl_set_overrides(void)
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{
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tegra_mc_settings_t *plat_mc_settings = tegra_get_mc_settings();
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const mc_txn_override_cfg_t *mc_txn_override_cfgs;
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uint32_t num_txn_override_cfgs;
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uint32_t i, val;
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/* Get the settings from the platform */
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assert(plat_mc_settings);
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mc_txn_override_cfgs = plat_mc_settings->txn_override_cfg;
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num_txn_override_cfgs = plat_mc_settings->num_txn_override_cfgs;
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/*
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* Set the MC_TXN_OVERRIDE registers for write clients.
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*/
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if ((tegra_chipid_is_t186()) &&
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(!tegra_platform_is_silicon() ||
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(tegra_platform_is_silicon() && (tegra_get_chipid_minor() == 1)))) {
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/*
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* GPU and NVENC settings for Tegra186 simulation and
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* Silicon rev. A01
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*/
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val = tegra_mc_read_32(MC_TXN_OVERRIDE_CONFIG_GPUSWR);
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val &= ~MC_TXN_OVERRIDE_CGID_TAG_MASK;
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tegra_mc_write_32(MC_TXN_OVERRIDE_CONFIG_GPUSWR,
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val | MC_TXN_OVERRIDE_CGID_TAG_ZERO);
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val = tegra_mc_read_32(MC_TXN_OVERRIDE_CONFIG_GPUSWR2);
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val &= ~MC_TXN_OVERRIDE_CGID_TAG_MASK;
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tegra_mc_write_32(MC_TXN_OVERRIDE_CONFIG_GPUSWR2,
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val | MC_TXN_OVERRIDE_CGID_TAG_ZERO);
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val = tegra_mc_read_32(MC_TXN_OVERRIDE_CONFIG_NVENCSWR);
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val &= ~MC_TXN_OVERRIDE_CGID_TAG_MASK;
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tegra_mc_write_32(MC_TXN_OVERRIDE_CONFIG_NVENCSWR,
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val | MC_TXN_OVERRIDE_CGID_TAG_CLIENT_AXI_ID);
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} else {
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/*
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* Settings for Tegra186 silicon rev. A02 and onwards.
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*/
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for (i = 0; i < num_txn_override_cfgs; i++) {
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val = tegra_mc_read_32(mc_txn_override_cfgs[i].offset);
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val &= ~MC_TXN_OVERRIDE_CGID_TAG_MASK;
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tegra_mc_write_32(mc_txn_override_cfgs[i].offset,
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val | mc_txn_override_cfgs[i].cgid_tag);
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}
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}
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}
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/*
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/*
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* Init Memory controller during boot.
|
* Init Memory controller during boot.
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*/
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*/
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@ -315,10 +368,8 @@ void tegra_memctrl_setup(void)
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uint32_t num_streamid_override_regs;
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uint32_t num_streamid_override_regs;
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const mc_streamid_security_cfg_t *mc_streamid_sec_cfgs;
|
const mc_streamid_security_cfg_t *mc_streamid_sec_cfgs;
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||||||
uint32_t num_streamid_sec_cfgs;
|
uint32_t num_streamid_sec_cfgs;
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const mc_txn_override_cfg_t *mc_txn_override_cfgs;
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uint32_t num_txn_override_cfgs;
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tegra_mc_settings_t *plat_mc_settings = tegra_get_mc_settings();
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tegra_mc_settings_t *plat_mc_settings = tegra_get_mc_settings();
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int i;
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uint32_t i;
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INFO("Tegra Memory Controller (v2)\n");
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INFO("Tegra Memory Controller (v2)\n");
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@ -332,8 +383,6 @@ void tegra_memctrl_setup(void)
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num_streamid_override_regs = plat_mc_settings->num_streamid_override_cfgs;
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num_streamid_override_regs = plat_mc_settings->num_streamid_override_cfgs;
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mc_streamid_sec_cfgs = plat_mc_settings->streamid_security_cfg;
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mc_streamid_sec_cfgs = plat_mc_settings->streamid_security_cfg;
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num_streamid_sec_cfgs = plat_mc_settings->num_streamid_security_cfgs;
|
num_streamid_sec_cfgs = plat_mc_settings->num_streamid_security_cfgs;
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||||||
mc_txn_override_cfgs = plat_mc_settings->txn_override_cfg;
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num_txn_override_cfgs = plat_mc_settings->num_txn_override_cfgs;
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||||||
/* Program all the Stream ID overrides */
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/* Program all the Stream ID overrides */
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for (i = 0; i < num_streamid_override_regs; i++)
|
for (i = 0; i < num_streamid_override_regs; i++)
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@ -372,45 +421,8 @@ void tegra_memctrl_setup(void)
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*/
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*/
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tegra_memctrl_reconfig_mss_clients();
|
tegra_memctrl_reconfig_mss_clients();
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/*
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/* Program overrides for MC transactions */
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* Set the MC_TXN_OVERRIDE registers for write clients.
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tegra_memctrl_set_overrides();
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*/
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if ((tegra_get_chipid() == (uint32_t)TEGRA_CHIPID_TEGRA18) &&
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(!tegra_platform_is_silicon() ||
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(tegra_platform_is_silicon() && tegra_get_chipid_minor() == 1))) {
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/*
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* GPU and NVENC settings for Tegra186 simulation and
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* Silicon rev. A01
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*/
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val = tegra_mc_read_32(MC_TXN_OVERRIDE_CONFIG_GPUSWR);
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||||||
val &= ~MC_TXN_OVERRIDE_CGID_TAG_MASK;
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||||||
tegra_mc_write_32(MC_TXN_OVERRIDE_CONFIG_GPUSWR,
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val | MC_TXN_OVERRIDE_CGID_TAG_ZERO);
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||||||
val = tegra_mc_read_32(MC_TXN_OVERRIDE_CONFIG_GPUSWR2);
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||||||
val &= ~MC_TXN_OVERRIDE_CGID_TAG_MASK;
|
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||||||
tegra_mc_write_32(MC_TXN_OVERRIDE_CONFIG_GPUSWR2,
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||||||
val | MC_TXN_OVERRIDE_CGID_TAG_ZERO);
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val = tegra_mc_read_32(MC_TXN_OVERRIDE_CONFIG_NVENCSWR);
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||||||
val &= ~MC_TXN_OVERRIDE_CGID_TAG_MASK;
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tegra_mc_write_32(MC_TXN_OVERRIDE_CONFIG_NVENCSWR,
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val | MC_TXN_OVERRIDE_CGID_TAG_CLIENT_AXI_ID);
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} else {
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/*
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* Settings for Tegra186 silicon rev. A02 and onwards.
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*/
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for (i = 0; i < num_txn_override_cfgs; i++) {
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val = tegra_mc_read_32(mc_txn_override_cfgs[i].offset);
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val &= ~MC_TXN_OVERRIDE_CGID_TAG_MASK;
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||||||
tegra_mc_write_32(mc_txn_override_cfgs[i].offset,
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||||||
val | mc_txn_override_cfgs[i].cgid_tag);
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}
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}
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}
|
}
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/*
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/*
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@ -426,6 +438,9 @@ void tegra_memctrl_restore_settings(void)
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*/
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*/
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tegra_memctrl_reconfig_mss_clients();
|
tegra_memctrl_reconfig_mss_clients();
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||||||
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|
/* Program overrides for MC transactions */
|
||||||
|
tegra_memctrl_set_overrides();
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||||||
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||||||
/* video memory carveout region */
|
/* video memory carveout region */
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if (video_mem_base) {
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if (video_mem_base) {
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tegra_mc_write_32(MC_VIDEO_PROTECT_BASE_LO,
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tegra_mc_write_32(MC_VIDEO_PROTECT_BASE_LO,
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